Design e Simulação de um Processador RISC-V de Alta Largura de Banda com Unidades de Execução Criptográfica Paralelas

Este projeto apresenta o design e a simulação de um processador RISC-V de alto desempenho integrado com unidades de execução criptográfica paralelas para melhorar a segurança de dados e o rendimento computacional. Uma arquitetura RISC-V de 32 bits em pipeline é implementada com uma extensão de instrução personalizada dedicada a operações criptográficas. Ao contrário dos designs convencionais que executam a criptografia sequencialmente, o sistema proposto incorpora várias unidades de criptografia paralelas na fase de execução, permitindo o processamento simultâneo de múltiplos blocos de dados. A arquitetura emprega quatro módulos de criptografia paralela operando concomitantemente em diferentes dados de entrada, enquanto um mecanismo de seletor roteia dinamicamente as saídas para a fase de escrita. Este design melhora significativamente o rendimento ao alcançar múltiplas criptografias por ciclo de clock sem aumentar a latência. A verificação funcional é realizada utilizando simulação comportamental no Vivado, onde a análise de forma confirma a operação correta do fluxo de instruções, execução paralela e seleção de saídas. A avaliação de desempenho demonstra que o design proposto alcança uma melhoria de até 4x no rendimento em comparação com implementações criptográficas tradicionais de unidade única. Além disso, a validação dos processos de criptografia e descriptografia garante a correção e a confiabilidade do sistema. O projeto destaca a eficácia da integração de técnicas de processamento paralelo dentro de um processador RISC-V para aplicações de sistemas embarcados seguros e eficientes.