在模拟/混合信号电路设计中，实现低噪声和高PSRR调节对于高速串行链路至关重要，但现有LDO在内在噪声抑制和宽带PSRR增强方面仍面临重大挑战。因此，提出了一种与电压减法器集成的新型源退化折叠级联OTA。最初，半导体-氧化物界面的载流子捕获-释放产生内在噪声，使其耦合到调节器输出，导致敏感模块中的相关幅度-相位调制。因此，引入了具有电阻退化的源退化折叠级联OTA，以在没有额外面积或功耗的情况下减少闪烁和热噪声，从而实现低噪声、稳定的调节，最小化抖动并改善高速SoC中的误码率。此外，通过通道器件体/井寄生电流的供电到栅极前馈绕过误差放大器，导致高频供电噪声耦合，导致多相时钟树中的PSIJ。因此，提出了一种电压减法器高PSRR拓扑，该拓扑在通道器件栅极处取消供电噪声，提升宽带PSRR而无需大电容，从而减少PSIJ并增强高速SoC中的眼图和误码率。实验结果确认提出的模型性能更好，内在噪声减少约50%，在10 KHz下宽带PSRR从7.3 dB提高到60 dB，并在高速SerDes链路中用更清晰的眼保角增强抖动容忍度和误码率。
Nagula等（周二）研究了这个问题。