通过铜-铜键合与65纳米应变硅/低k CMOS技术集成的三维晶圆叠层

作者首次展示了通过铜键合与应变硅/低k 65纳米CMOS技术集成晶圆叠层的实验。使用尺寸在5μm×5μm和6μm×40μm之间的铜焊盘，将330毫米晶圆的主动器件（如65纳米MOSFET和4MB SRAM）面对面焊接。顶层晶圆被薄化至不同的厚度，范围为5至28μm。使用穿硅通孔（TSVs）和背面金属化技术，使两层晶圆在铜叠层配置中进行电测试。我们测试了薄化硅中的单个晶体管，焊接的晶圆对的薄化硅厚度范围为14至19μm。所有结果显示，无论是n型还是p型通道晶体管，在铜键合、薄化和TSV集成后均保持其电气特性。我们还通过独立测试薄化晶圆和底部晶圆中的单元，证明了叠层65纳米4MB SRAM的功能。对于SRAM，我们测试了5至28μm的更宽薄化晶圆厚度范围。在所有测试样本中，我们未发现三维（3D）集成过程对阵列电气性能的任何影响。叠层SRAM是使用3D集成有效地在同一平面脚印上双倍晶体管封装密度的实验性示范。本文中呈现的结果促进了在高性能3D逻辑领域的进一步探索工作，该领域利用了此铜键合叠层方案与现代CMOS工艺集成所提供的改进互连延迟。