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Wir demonstrieren experimentell eine neuartige Technik zur Gestaltung von Gate-Stapeln, indem wir eine Tunnel-Dielektrikum-Schicht (TDL) zwischen zwei ferroelektrischen (FE) Schichten einführen, was das Speicherfenster (MW) in FEFETs erheblich erhöht. Eine Verbesserung um das 2-fache, von 2,9 ~V im Referenzgerät (ohne TDL) auf 7,5 ~V in der 8/3/8-Konfiguration mit TDL, wurde innerhalb der NAND-Dickengrenze von 20 ~nm und einer Schreibspannung von 15 ~V erreicht. Der Einfluss der Dicke von FE und TDL auf das MW wurde ebenfalls untersucht.
Das et al. (Sun,) haben diese Frage untersucht.