Dieses Projekt präsentiert den Entwurf und die Simulation eines leistungsstarken RISC-V-Prozessors, der mit parallelen kryptografischen Ausführungseinheiten integriert ist, um die Datensicherheit und den Rechen throughput zu verbessern. Eine 32-Bit-pipelined RISC-V-Architektur wird mit einer benutzerdefinierten Instruktionserweiterung für kryptografische Operationen implementiert. Im Gegensatz zu herkömmlichen Designs, die die Verschlüsselung sequentiell ausführen, integriert das vorgeschlagene System mehrere parallele Crypto-Einheiten in der Ausführungsphase, die eine gleichzeitige Verarbeitung mehrerer Datenblöcke ermöglichen. Die Architektur verwendet vier parallele Verschlüsselungsmodule, die gleichzeitig mit unterschiedlichen Eingabedaten arbeiten, während ein Selektoren-Mechanismus die Ausgaben dynamisch in die Writeback-Phase leitet. Dieses Design verbessert die Durchsatz erheblich, indem mehrere Verschlüsselungen pro Taktzyklus erreicht werden, ohne die Latenz zu erhöhen. Die funktionale Verifizierung erfolgt mittels Verhaltenssimulation in Vivado, wobei die Wellenform-Analyse den korrekten Betrieb des Instruktionsflusses, der parallelen Ausführung und der Ausgabeselektion bestätigt. Die Leistungsbewertung zeigt, dass das vorgeschlagene Design eine Verbesserung des Durchsatzes von bis zu 4-fach im Vergleich zu herkömmlichen Einzelmodul-kryptografischen Implementierungen erreicht. Darüber hinaus gewährleistet die Validierung von Verschlüsselungs- und Entschlüsselungsprozessen die Richtigkeit und Zuverlässigkeit des Systems. Das Projekt hebt die Effektivität der Integration von parallelen Verarbeitungstechniken innerhalb eines RISC-V-Prozessors für sichere und effiziente eingebettete Systemanwendungen hervor.
Hemanth et al. (Mo.) haben diese Frage untersucht.