Toward a CMOS-constrained MoS2-based platform for logic-in-memory

Für höhere Rechenleistung muss die Integrationsdichte auf den Chips nach oben skaliert werden und die aufgewandte Energie pro Operation sinken, sonst wird Elektronik mehr Energie verbrauchen, als die Gesellschaft bereitstellen kann. Die Silizium-CMOS Technologie kann die Integrationsdichte-Energie-Entwicklung nicht mehr aufrechthalten, da sich die Elektrostatik verschlechtert und Leckströme zunehmen. Zweidimensionale Halbleiter bieten einen Ausweg aus dem Dilemma: atomar dünne Kanäle verbessern die Gate-Kontrolle und lassen sich bei niedrigen thermischen Budgets integrieren. Diese Arbeit entwickelt eine praktische MoS2-Plattform und einen Metrikrahmen, der mikroskopische Mechanismen mit Bauelementekenngrößen und Aufgabenleistungsfähigkeit verknüpft. Wir unterdrücken die Hysterese für digitales Schalten und verstärken eine stabile Hysterese für analoge In-Memory-Rechenoperationen. Zunächst formalisieren wir Kenngrößen, die die Bauelementephysik mit algorithmischen Anforderungen verbinden. On/Off-Verhältnis, Subthreshold-Swing, Mobilität und Hysteresefläche werden auf die für Lernaufgaben benötigte Nichtlinearität, den Dynamikbereich und das Kurzzeitgedächtnis abgebildet. Wir definieren Protokolle und Auslesefenster, die reproduzierbare Metriken liefern und protokollbedingte Artefakte vermeiden. Anschließend entwickeln wir einen Fertigungs- und Bauelementecharakterisierungsablauf, der 2D-Grenzflächen schont. Atmosphärische CVD mit KCl-Keimen liefert große einkristalline MoS2-Flocken auf Si/SiO2. Graphoepitaxie auf SiC lokalisiert die Keimbildung an geätzten Kanten. Prozesskontrollen reduzieren die Delamination von MoS2 während Lithografie- und Isolatorabscheideprozessschritte. Um die Rolle der Hystereseeffekte für die Bauelementefunktionen aufzuklären, kombinieren wir räumlich aufgelöste optische Anregungen mit Transportuntersuchungen. Bias-aufgelöste Raman- und Photolumineszenzmessungen wandeln Phononverschiebungen und das Exziton-Trion-Verhältnis unter elektrischer Belastung in Dehnungs- und Ladungsträgerdichtekarten um. Grenzflächen zwischen verdrehten Doppel- und Einzellagen erzeugen laterale Bandkantensprünge und Raumladungszonen, die Ladung speichern und freisetzen. Leistungsabhängiger Photostrom klärt die Rekombinationspfade auf: Doppellagen zeigen sublineare Kinetik mit α ≈ 0.86, während Einzellagen und verdrehte Doppellagen eine superlineare Antwort mit α = 1.45-1.53 aufweisen und verbindet sie mit Fallenfüllung und grenzflächenunterstütztem Photogating. Diese Ergebnisse verbinden Mikrophysik der Bauelemente mit den Bauelementegedächtniseigenschaften und zeigen, wo die Bauelementefertigung die Hysterese minimieren oder maximieren sollte. Danach entwickeln wir Prozesse des kontrollierten Defekt-Engineering. Elektronenbestrahlung bei 20 kV und 1000 μCcm−2 erhöht RHRS/RLRS bei reduziertem Bauelementestrom und bietet damit einen einstellbaren Kompromiss. Die Methode vermeidet Nasschemie auf der aktiven Oberfläche und ermöglicht kurze Kanäle sowie kompakte Schaltungen und eine hohe Integrationsdichte. Defektdichte und Geometrie werden so zu orthogonalen Stellgrößen. Schließlich zeigen wir, dass Bauelementenichtlinearitäten und ein abklingendes Gedächtnis in der Datenverarbeitung genutzt werden kann. Mit Zeitmultiplexing und linearer Auslese dienen dieselben MoS2-Bauelemente als physische Reservoirs, die Lorenz-63 mit NRMSE 0.089 vorhersagen. Die Leistungsfähigkeit bleibt robust, wenn Auslesefenster durch Bezugssystem festgelegt sind. Wir zeigen auf, wie CVD-Parameter (etwa Schwefel- und MoO3-Temperaturen, Substrattemperatur, Trägergasfluss und KCl-Saat) Korngröße, Stapelung, Verdrehung und Defektlandschaften bestimmen und damit Hysterese sowie Gedächtnistiefe. Diese Kette ermöglicht eine Rezept-zu-Performance-Optimierung und definiert Arbeitspunkte für digitale und analoge Modi. Damit zeichnet diese Dissertation einen kohärenten Pfad von kontrollierbarer Mikrophysik über Bauelementekenngrößen bis zu Aufgabenleistungsfähigkeitskenngrößen. Eine einzige 2D-Plattform dient als effizienter Transistor oder stabiler Memtransistor, indem Hysterese über Prozessierung und Ansteuerung gezielt eingestellt wird. Wir quantifizieren aktuelle Grenzen durch Rückseitengate und ohmsche Kontakte und benennen Schritte zur Senkung von Spannung und Variabilität. Der übergeordnete Einfluss ist doppelter Natur: 2D-Kanäle erlauben eine tiefere Skalierung und verbesserte Energieeffizienz im Vergleich zu Silizium basierten Bauelementen, während die Industrie in CMOS auf gestapelte Kanalmaterialien einschwenkt. Parallel dazu reduziert die Kombination von Logik und Speicher in einem Stapel die Datenbewegung und verbrauchte Energie pro Operation. Alle Datensätze und Analyseskripte werden zur Nachnutzung und zum Benchmarking bereitgestellt.