PTME: Eine reguläre Ausdrucks-Matching-Engine basierend auf Spekulation und enumerativer Berechnung auf FPGA

Schnelles Matching regulärer Ausdrücke ist eine essentielle Aufgabe für die Deep Packet Inspection. In früheren Arbeiten hatte die reguläre Ausdrucks-Matching-Engine auf FPGA Schwierigkeiten, ein ideales Gleichgewicht zwischen Ressourcenverbrauch und Durchsatz zu erreichen. Spekulation und enumerative Berechnung nutzen die statistischen Eigenschaften deterministischer endlicher Automaten aus, was effizienteres Muster-Matching ermöglicht. Bestehende verwandte Designs drehen sich überwiegend um Vektor-Befehle und mehrere Prozessoren/Kerne oder SIMD-Befehlssätze, wobei es an Implementierungen auf FPGA-Plattformen mangelt. Wir entwerfen eine parallelisierte Zwei-Zeichen-Matching-Engine auf FPGA, um effizient schnell Felder ohne Mustermerkmale zu filtern. Wir transformieren die Zustandsübergänge mit sequentiellen Abhängigkeiten in das bestehende Problem der Elemente in einer Menge, was es dem vorgeschlagenen Design ermöglicht, hohen Durchsatz bei niedrigem Ressourcenverbrauch zu erreichen und dynamische Updates zu unterstützen. Die Ergebnisse zeigen, dass im Vergleich zum traditionellen DFA-Matching bei einem maximalen Ressourcenverbrauch von 25 % für On-Chip-FFs (74323/1045440) und LUTs (123902/522720) eine Verbesserung des Durchsatzes von 8,08-229,96 × Beschleunigung und 87,61-99,56 % Beschleunigung (Prozentuale Verbesserung) für normalen Traffic sowie 11,73-39,59 × Beschleunigung und 91,47-97,47 % Beschleunigung (Prozentuale Verbesserung) für Traffic mit hochfrequenten Übereinstimmungen zu verzeichnen ist. Im Vergleich zur aktuellen Technologie ist unser Schaltkreis auf einem einzelnen FPGA-Chip überlegen gegenüber bestehenden Mehrkern-Designs.