Management von Leistung und Performance für System-on-Chip-Designs mithilfe von Spannungseilanden

Dieser Artikel behandelt Spannungseilande, eine Systemarchitektur und Methodik zur Chipimplementierung, die verwendet werden kann, um den aktiven und statischen Stromverbrauch für System-on-Chip (SoC)-Designs drastisch zu reduzieren. Mit der Verdichtung der Schaltungen und der steigenden Leistung muss der Energieverbrauch zunehmend reduziert werden, während die Designer die fortschreitenden Siliziumfähigkeiten nutzen. Der Verbraucherproduktmarkt treibt weiter die Notwendigkeit, den Stromverbrauch von Chips zu minimieren. Die effektive Nutzung von Spannungseilanden zur Erfüllung der Anforderungen an Leistung und Performance von SoC, während die Time-to-Market (TAT)-Anforderungen erfüllt werden, erfordert neuartige Ansätze im gesamten Designprozess sowie spezielle Schaltungskomponenten und Chip-Stromversorgungsstrukturen. Dieser Artikel skizziert Methoden, die heute verwendet werden, um Spannungseilande in einer schnellen TAT-Produktentwicklungsumgebung zu entwerfen, und erörtert die Notwendigkeit von Fortschritten in der EDA-Branche, um eine branchenweite Fähigkeit zum Design von Spannungseilanden zu schaffen.