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La latence mémoire et la bande passante progressent à un rythme beaucoup plus lent que la performance des processeurs. Dans cet article, nous décrivons et évaluons la performance de trois variations d'une unité fonctionnelle matérielle dont l'objectif est d'assister un cache de données dans la prélecture des accès aux données afin que la latence mémoire soit masquée aussi souvent que possible. L'idée de base du schéma de prélecture est de suivre les motifs d'accès aux données dans une table de prédiction de référence (RPT) organisée comme un cache d'instructions. Les trois conceptions diffèrent principalement par le moment de la prélecture. Dans le schéma le plus simple (de base), les prélectures peuvent être générées une itération avant l'utilisation réelle. La variation lookahead profite d'un compteur de programme lookahead qui reste idéalement une latence mémoire en avance sur le compteur de programme réel et qui est utilisé comme mécanisme de contrôle pour générer les prélectures. Enfin, le schéma corrélé utilise un design plus sophistiqué pour détecter les motifs à travers les niveaux de boucle. Ces conceptions sont évaluées en simulant les dix benchmarks SPEC sur une base cycle par cycle. Les résultats montrent que 1) les trois schémas de prélecture matériels entraînent tous des réductions significatives de la pénalité d'accès aux données par rapport aux caches réguliers, 2) les bénéfices sont plus importants lorsque l'assistance matérielle augmente les petits caches sur puce, et 3) le schéma lookahead est le préféré en termes de rapport coût-performance.
Chen et al. (Mon,) ont étudié cette question.