High-Level Synthesis Algorithms for Optimal Microarchitecture Generation

Die Ära der Leistungssteigerung durch das Moore'sche Gesetz und des Dennard-Scaling gilt weitgehend als abgeschlossen. Gleichzeitig sind die bestehenden Technologien nicht in der Lage, die Anforderungen an moderne Datenverarbeitungssysteme zu erfüllen. Cloud-Rechenzentren, wie sie beispielsweise von Amazon (AWS) oder Microsoft (Azure) betrieben werden, stehen vor erheblichen Herausforderungen beim Energieverbrauch, während mikrocontrollerbasierte eingebettete Systeme Schwierigkeiten haben, Echtzeitanforderungen gerecht zu werden. Diese Trends erfordern spezielle Hardwarelösungen, die einen hohen Durchsatz und eine geringe Latenz bei minimalem Energieverbrauch bieten. Die Hardware-Entwicklung ist jedoch nach wie vor wesentlich komplexer als die Software-Entwicklung. Der Entwurf von Hardwaresystemen ist fehleranfällig und schwieriger zu debuggen verglichen mit Software und erfordert demnach viel Zeit und Aufwand von spezialisierten Ingenieuren. High-Level Synthesis (HLS) bietet durch verstärkte Abstraktionsmöglichkeiten eine potenzielle Lösung: Anstatt Schaltungen manuell mit traditionellen Hardware Description Languages (HDL) wie Verilog oder VHDL zu beschreiben, ermöglicht HLS den Entwicklern die Verwendung von High-Level-Programmiersprachen wie C/C++ oder modellbasierten Tools wie MATLAB Simulink. Mit diesem Ansatz können auch Softwareentwickler oder Ingenieure ohne Hardwarekenntnisse komplexe Schaltungen für Field-Programmable Gate-Arrays (FPGA) oder Application-Specific Integrated Circuits (ASIC) entwerfen & optimieren. Trotz seiner vielversprechenden Möglichkeiten steht HLS immer noch vor großen Herausforderungen. Dazu gehören (i) lange Laufzeiten aufgrund der inhärenten Komplexität der zugrundeliegenden Probleme, (ii) zeitaufwändige Entwurfsraumexplorationen, um optimale Lösungen zu finden, und (iii) suboptimale Ergebnisse, die durch Zeitüberschreitungen bei der Lösung großer Probleminstanzen verursacht werden, selbst mit modernsten Algorithmen. In der vorliegenden Arbeit werden diese Probleme durch den Einsatz von Boolean Satisfiability (SAT) und Integer Linear Programming (ILP) gelöst. Diese Techniken werden eingesetzt, um automatisiert optimale Mikroarchitekturen zu generieren, die verschiedenste Benutzeranforderungen erfüllen und gleichzeitig angemessene Algorithmenlaufzeiten aufweisen. Die Lösungen sind speziell auf den effizienten Einsatz auf FPGAs zugeschnitten, um den Stand der Technik im modellbasierten Hardwaredesign mittels High-Level-Synthese voranzubringen.