面向大型语言模型驱动的Verilog RTL助手：自我验证与自我纠错

我们探索利用大型语言模型（LLMs）在最小人类干预下生成高质量寄存器传输级（RTL）代码。传统RTL设计流程需要人工专家手动编写高质量RTL代码，耗时且易出错。借助新兴的LLMs，开发者可以向LLMs描述需求，LLMs随后生成对应的Python、C、Java等代码。将LLMs应用于硬件描述语言中RTL设计的生成并非易事，因硬件设计的复杂性及生成设计需满足时序和物理约束。我们提出VeriAssist，一种基于LLM的Verilog RTL设计编程助手。VeriAssist以RTL设计描述为输入，生成高质量的RTL代码及相应的测试平台。通过采用自动提示系统并在代码生成循环中集成RTL仿真器，VeriAssist使LLM能够自我校正和自我验证生成的代码。生成RTL设计时，VeriAssist首先生成初始RTL代码及对应测试平台，随后进行自我验证，利用测试用例逐步推理不同时间步的代码行为，最后通过读取编译和仿真结果进行自我纠错，生成修正了编译和仿真错误的最终RTL代码。该设计充分利用LLM在多轮交互和思维链推理上的能力，提高生成代码质量。我们通过各种基准套件评估VeriAssist，发现其在语法和功能正确性上显著优于现有LLM实现，最大限度减少了人工干预，使RTL设计对初学者更为友好。